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【IEDM】提高CMOS驱动力多种手法亮相

DATE	2007/12/14

　　【日经BP社报道】 “2007 IEDM”上有关提高CMOS驱动力的技术方面，在应变硅和利用（110）面等现有技术的优化方向、以及Ge和III-V族半导体等通道材料的替代方向上有多场演讲。会议第一天下午，进行了有关应变加载技术和使用（110）面技术的发表。

具有高压缩应变特性的薄膜亮相

　　“Advanced Junctions, Silicides and Novel Stress Engineering”会议（Session 6）上，新加坡国立大学（National University of Singapore）介绍了随着栅极间距的减小，此前的SiN薄膜方面通道应变不能充分加载这一问题的解决方法——使用虽为薄膜却具有高压缩应变的类金刚石碳（DLC）薄膜的方法（“A New Liner Stressor with Very High Intrinsic Stress （> 6 GPa） and Low Permittivity Comprising 类金刚石碳（DLC） for Strained P-Channel Transistors”：演讲序号6.1）。

　　DLC膜的特点是虽为薄膜却能够保持1～10GPa的高压缩应变特性，介电率也比SiN低，为2.7～3.8。适应于栅极长80nm的pMOS场效应管，与DLC膜厚度为19nm及27nm的产品相比，Ion-Ioff特性（Ioff=10nA/μm）分别提高了35％及69％，作为22nm工艺的应变加载材料前景可观。

验证了只使用（110）面的高介电率与金属栅极CMOS的优势

　　“Metal Gate & High-K Gate Dielectrics”会议（Session 3）上，美国SEMATECH展示了只使用（110）面的高介电率（high-k）绝缘膜与金属栅极CMOS技术的元件特性。原来担心（110）面的低电子迁移率，并没有使栅极长100nm以下的nMOS场效应管的电流驱动力大幅降低。结果，只使用（110）面的CMOS的性能高于（100）面CMOS的性能，与混合使用（100）面/（110）面的CMOS相比也并不逊色（“Flexible, Simplified CMOS on Si（110） with Metal Gate / High k for HP and LSTP”：演讲序号3.3）。关键之处是通过栅叠层形成工艺，实现与（100）面具有同等界面电子状态的（110）界面。另外，通过优化源漏极接合形成工艺，在栅极长80nm的（110）面nMOS场效应管上，不使用应变加载技术也能得到超过1mA/μm的导通电流。

　　（110）面MOS场效应管技术方面，瑞萨科技也发表了硅化镍技术相关的演讲（“A Novel Low Leakage-Current Ni Silicide Process in nMOSFETs on Si（110） Substrate”：演讲序号6.4），预定在会议第二天以后，也发表了包括载流子输送分析在内的多篇论文。（特约撰稿人：高木信一，东京大学研究生院工学系研究科电子工学专业）

■日文原文
【IEDM】CMOSの駆動力向上技術，多岐にわたる手法が登場

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