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【IEDM】英特尔和台积电发布45nm工艺高性能CMOS

DATE	2007/12/17

　　【日经BP社报道】

英特尔45nm工艺MOS截面图

TSMC45nm工艺MOS（没有采用high-k/金属）

　　会议第二天下午，在3个会场上进行了高介电率（high-k）绝缘膜与金属栅极（MGHK：metal gate/high-k)相关的发表。备受关注的美国英特尔45nm工艺CMOS的发表在“Advanced CMOS Logic and SoC Platforms”会场（Session 10）举行。时间上与此前后关系，台积电（TSMC）进行了45nm工艺CMOS的发表，均面向HP(高性能)，不过英特尔采用了HKMG，而TSMC没有采用。

英特尔引进基于大马士革（Damascene）工艺的high-k与金属栅极

　　英特尔采用了基于大马士革（或取代栅极型）DMSD(Dual-Metal Single-dielectric)的HKMG（演讲序号10.2）。栅极长35nm，EOT为1.0nm。栅极绝缘膜采用Hf基，金属材料没有公布。因为大马士革结构的金属堆积后只有一道布线工序，所以先加工栅极工艺（Gate-first Process）方面存在的问题（即栅功函数向带隙中间值方向偏移）几乎没有。因此，金属材料的选择肯定比采用先加工栅极工艺时更容易。除去假多晶硅栅极后形成的、堆积在沟道内的金属较薄，仅10nm左右，使用铝嵌入栅极沟道。MOS源漏极应变用嵌入锗硅（SiGe）的锗（Ge）的比例提高到了30％。另外，采用了本地（Local）布线也使用的沟道型触点（Contact）。光刻方面采用干式ArF曝光。

　　通过这些措施，nMOS得到了1360μA/μm、pMOS得到了1070μA/μm的导通电流(电源电压1.0V、截止电流100nA)，所介绍的制造工艺与大马士革栅极CMOS的标准产品没有大的差别、没有新颖的内容。英特尔的大马士革元件被指出工序多因而成本将增加的缺点，不过也有人认为成本只增加了5～10％左右，这一成本差是否在允许的范围内将由市场来决定。

TSMC没有采用high-k与金属栅极

　　TSMC在栅叠层上采用了与原来相同的多晶硅/SiON（演讲序号10.1）。栅极长30nm，EOT厚1.2nm。除pMOS用嵌入锗硅外，采用了Dual CESL和SMT等提高迁移率的技术。另外，在源漏极活性化和硅化镍工序中采用了毫秒退火技术。光刻方面采用液浸ArF曝光。通过这些措施，nMOS得到了1200μA/μm、pMOS得到了750μA/μm的导通电流（电源电压1.0V、截止电流100nA）。

　　TSMC还在“High Performance Devices”会场（Session 11）上进行了采用HKMG的45nm pMOS的发表（演讲序号11.4）。EOT为1.0nm，栅极长33nm，导通电流为 790μA/μm。绝缘膜采用Hf基，金属材料没有公布，采用的是金属与多晶硅积层结构的先加工栅极工艺。HKMG引进带来的导通电流的改善不及EOT减小的程度。据发表者介绍，目前还没有充分优化，不过够得到带边的功函数，可能是因为与活性化退火、应变膜工序之外的工序有关。

　　作为业界代表的两家公司均开发出了具有出色性能的HP版45nm工艺CMOS。两公司选择的工艺虽然不同，不过都令人重新感受到了CMOS集成化技术（即从材料及要素工艺的开发开始、经过对元件制作工序的引进及优化而得以不断实现性能改善的集成化技术）的深奥。（特约撰稿人：芝原健太郎，广岛大学纳米元件系统研究中心）

■日文原文
【IEDM】IntelとTSMC，45nm世代の高性能CMOSを発表

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