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【IEDM】MIRAI使用标准工艺开发出等效氧化层厚0.5nm的MOS场效应管

DATE	2007/12/17

　　【日经BP社报道】

泄漏电流减小3位数

开发防止形成二氧化硅的成膜手法

　　半导体MIRAI项目的子项目组通过标准的MOS制造工艺（Gate-first Process，先加工栅极工艺）开发成功了等效氧化层厚度（EOT）为0.5nm的极薄型MOS场效应管（演讲序号20.2）。通过在栅叠层（Gate Stack）上使用高介电率（high-k）绝缘膜/FUSI（全硅化）栅极，使MOS场效应管的泄漏电流比使用相同EOT的二氧化硅（SiO2）绝缘膜减小了3位数。一般情况下，EOT变薄后载流子迁移率会降低，不过该产品却确保了较高值--120cm2/Vs。

防止在界面上形成二氧化硅

　　在接合成形退火前形成栅极的先加工栅极工艺制成的MOS场效应管中，EOT 0.5nm是此前发布的最薄厚度。原来，EOT之所以不能实现这样薄，是因为接合成形退火的热量会导致high-k膜的EOT增加。此次，MIRAI的子项目组在HfO2栅极绝缘膜和硅底板间引入了热稳定性高的HfSiOx层，从而解决了这一问题。

　　在high-k膜和硅底板的界面上插入HfSiOx的构想此前就曾有过，不过在该层成膜过程中会形成热力学性质稳定的二氧化硅，EOT容易增加。此次，通过施加热处理（每层叠1层HfO2，HfO2和硅底板即发生一次反应）避免了该问题。该成果“显示出将high-k膜导入CMOS时界面控制的重要性”（MIRAI项目极限EOT栅叠层基础技术项目组课题指导者、东京大学教授鸟海明）。（记者：大下淳一)

■日文原文
【IEDM】等価酸化膜厚0.5nmのMOS FET，標準プロセスでMIRAIが実現

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