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【IEDM】台积电开发出32nm工艺低功耗SoC的CMOS技术已确认2Mbit SRAM可正常工作

DATE	2007/12/17

　　【日经BP社报道】

图1：使用32nm技术制造的SRAM单元的截面

　　台积电（TSMC）开发成功了面向32nm工艺低功耗SoC（系统级芯片）的CMOS技术，并在半导体制造技术国际学会“2007 International Electron Devices Meeting（2007 IEDM）”上进行了发布。试制了2Mbit SRAM测试芯片，并确认可正常工作。该测试芯片配备的6晶体管SRAM的存储单元，面积极小不足0.17μm²（图1）。通过组合使用光源波长为193nm的液浸曝光技术（NA1.2）和双重曝光技术，实现了“全球最小的SRAM单元面积”（TSMC）。

　　此次开发的32nm工艺CMOS技术设想应用于便携产品SoC，除高密度SRAM外，还配备有逻辑电路用低待机电流晶体管、模拟与RF功能以及Cu与low-k布线。其中，逻辑电路用晶体管的栅极长30nm，截止电流为1nA/μm时的导通电流（电源电压1.1V）NMOS为700μA/μm、PMOS为380μA/μm。上述性能是通过在栅极绝缘膜上使用SiON、在栅极上使用多晶硅得以实现的。也就是说，没有使用高介电率栅极绝缘膜及金属栅极。

　　另外，该公司还公布了32nm工艺CMOS技术的模拟与RF特性。MOM电容器的容量为3.5fF/μm²，通过4层布线实现。（记者：大石基之）

■日文原文
【IEDM】TSMCが32nm世代の低電力SoC向けCMOS技術開発，2MビットSRAMの完全動作を確認

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