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【ISSCC】日立和瑞萨开发新技术，系统LSI的片上SRAM耗电量可削减约40％

DATE	2008/02/14

　　【日经BP社报道】

日立制作所与瑞萨科技试制的芯片，采用了用来削减系统LSI片上SRAM工作电压的电路技术

　　日立制作所与瑞萨科技开发出了底板偏压控制电路技术，用来削减系统LSI中的片上SRAM工作电压。将该技术应用于采用65nm工艺试制的单元面积为0.51μm²的1Mbit SRAM模块时，与不采用时相比，所有bit均可在300mV的低电压下工作。耗电量由此可削减约40％。

　　SRAM的存储单元由左右对称配置的2种晶体管（NMOS和PMOS）构成，这些晶体管通过电平衡来工作。各晶体管的性能出现偏差时，这种平衡就会被打乱，导致难以正常工作。原来通过不降低工作电压来解决这一问题。而此次开发的技术使用控制SRAM电源（电源线）的电路，分别测定NMOS和PMOS的性能，再根据性能来控制底板电位。通过控制底板电位，即使元件制造时NMOS和PMOS的阈值电压出现偏差，也可以接近设计时的性能。由此便可以在低电压下使SRAM工作。

　　日立与瑞萨表示，此次开发的电路技术即使应用于65nm工艺以后的系统LSI，也可以降低工作电压和削减耗电量。

　　两公司在2008年2月3～7日于美国旧金山举行的“ISSCC 2008”上发表了该技术。（记者：小笠原阳介）

■日文原文
【ISSCC】日立とルネサス，システムLSIのオンチップSRAMの消費電力を約40％低減する技術を開発

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