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【VLSI】SRAM误差对策技术荟萃一堂，探求6晶体管型的极限

DATE	2008/06/24

　　【日经BP社报道】在“2008 Symposium on VLSI Circuits”研讨会的第5分组会“SRAM Variability”上，针对SRAM特性误差的电路技术荟萃一堂。美国加利福尼亚大学伯克利分校（UC Berkeley）及美国德州仪器（TI）介绍了在芯片级别直接评估内存单元特性误差的技术，掌握这一误差对于突破SRAM微细化及低电压化极限至关重要。而东芝及美国英特尔则发表了以克服内存单元的特性误差并在0.7V电压下工作为目标的6晶体管型SRAM的电路技术。

　　6晶体管型SRAM单元的问题在于，随着微细化的发展，如果成对运行的MOS的误差增大，就会出现动作余量下降的问题，例如降低电源电压后进行读取操作时信息会被破坏，进行写入操作时内存单元的数据会无法进行逆转换等。因此，在2007年的该研讨会上，8晶体管型SRAM成为重要议题，并为此专设了一个分组会。在今年的该分组会上，探求6晶体管型SRAM工作极限的演讲接连不断。

　　在以前的芯片设计中，元器件的误差是通过对小规模阵列进行实测后得出的，然后再综合考虑误差在元器件参数中的统计学分布情况，利用电路仿真来评估误差的影响。用这种方法能获得大量的误差数据，但因数据过多而无法从评估结果中推定出产生故障bit的原因。

　　此次，UC Berkeley及TI分别在可作为芯片运行的SRAM阵列中，直接测定了大量的内存单元误差的特性。UC Berkeley通过试制768Kbit 45nm工艺的SRAM测试芯片，并直接测定位线（Bit Line）电流，以多种方法测定了读出/写入余量的分布。结果表明，在写入余量方面，可通过观测系统化的误差，以内存单元布局的对称性进行解释。

　　TI通过对45nm及65nm工艺制造的8Mbit SRAM中的所有位线，用模拟Mux引出到试验块上，并调整施加在字线、位线、源线上的电压，对内存单元中MOS的特性进行了评估。在此基础上，将这一结果与用纳米探针直接测定的特性进行比较后，证实了在1uA以下的低电流范围内两者具有良好一致性。这表明，通过本方法可推定，导致随机故障位的原因是Vt失配以及短路。虽然研讨会上也有人对分析的合理性提出了质疑，但由于这是一种对于探讨SRAM工作极限至关重要的探索，所以该技术今后的进展仍值得期待。

　　东芝发布了在0.7V电压下工作的65nm工艺的SRAM测试芯片。为了在“0”读取时不破坏内存单元信息，开发人员在16个内存单元以及较短的位线中增加了重写放大器，将故障率降低了2个数量级。其设计并非是将位线分层、而是以级联方式传输数据，因此无需增加金属布线。虽然此芯片在0.7V电压下的工作周期时间为28ns，只能算是中等速度，但因其能使用0.495um²的内存单元，阵列面积比以前减小了25％。

　　此外，英特尔也介绍了以在0.7V电压下工作为目标的45nm工艺的SRAM测试芯片。为了使NMOS与PMOS的W（门电路宽度）相同，并以最小面积进行布局设计，以降低NMOS总线门电路的驱动力，英特尔提出了2种内存单元方案：使字线电压低于电源电压（VCC）的内存单元和；位线仍采用VCC预充电、而总线门电路采用PMOS，驱动力比NMOS接地式元器件（Pull-down Device）更低的内存单元。从后者可以看出，通过在写入操作时提高接地电压（VSS）而增加裕度，因此在VCC为0.7V时，也可将故障位数控制在与VCC为1.1V时相同的程度。（特约撰稿人：日立制作所中央研究所关口知纪）

■日文原文
【VLSI速報】SRAMのバラつき対策技術が集まる，6トランジスタ型の限界を追求

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