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【VLSI】超高速、低功耗，65nm工艺A-D转换器亮相

DATE	2008/06/24

　　【日经BP社报道】 “2008 Symposium on VLSI Circuits”第二分组会议“High-Speed Data Converters”中，使用65nm或90nm工艺的CMOS技术，实现分辨率为5bit～6bit、采样速度高达1G～10G样本/秒的模拟数字转换器（ADC）的低耗电电路技术纷纷亮相。这些技术积极采用低于100nm工艺的微细加工技术，其主旨在于降低模拟电路的电压和耗电量，并减小电路的面积。另外，在微细化中较为突出的准精度下降问题上，这些技术分别利用了数字校准及平均化等手段对精度进行补偿。A-D转换的能量效率（每转换一次）小于0.5pJ。美国博通（Broadcom）和比利时IMEC等、韩国三星尖端电子研究所和美国ClariPhy Communications等进行了相关发表。开发都是针对通信用SoC进行的。

　　在演讲2.1中，博通发表了6bit闪存A-D转换器，采用65nm工艺的CMOS技术。在1.2V电源电压下、以800M样品/秒工作时，耗电量降到了12mW。开发人员通过有意减小闪存结构中前置放大器部分（包括比较器）所需的63个晶体管的尺寸，降低了耗电量。虽然这样做会出现1.8LSB左右的输入换算失调，但通过适当选择电阻阶梯的参照电压，可以消除失调电压。该公司介绍，将参照电压的步长设为1/3LSB，只要有5bit的调整范围，就完全可以校正失调电压。输入共模电压的误差也可用此方法得以修正。据该公司介绍，A-D转换的有效位数（ENOB）为5.6bit，能量效率（每转换一次）最高为0.4pJ。

　　在演讲2.2中，比利时IMEC等发表了5bit闪存A-D转换器。采用了90nm工艺的CMOS技术，在1.0V电源电压下、以1.75G样品/秒工作时，耗电量降到了7.6mW。开发人员将差动比较器中的输入晶体管对的晶体管尺寸设为非对称，使晶体管特性失调导致的失调电压准确分布，从而获得了A-D转换特性。此A-D转换器是通过积极减小晶体管尺寸而降低了耗电量。在失调电压的调整上，通过模拟、偏置与输入晶体管并排插入的晶体管的栅极电压，便可进行校准。其A-D转换的有效位数（ENOB）为4.85bit，能量效率（每转换一次）为0.12pJ。

　　在演讲2.3中，三星尖端电子研究所发表了6bit闪存A-D转换器，采用了65nm工艺制造技术，在1.3V电源电压下，速度为5G样品/秒时，耗电量降到了320mW。其特点是：通过平均化减轻失调的影响，并在不采用数字补偿和交替工作的前提下，以5G样品/秒的速度实现了5bit的有效位数（ENOB）。为实现2.5GHz的输入信号频带，开发人员在前级导入了可使频带峰值保持在3GHz左右的被动追踪与保持电路。此电路面积为0.3mm²。

　　在演讲2.4中，ClariPhy Communications等公司发布了有效转换位数（ENOB）为5.1bit、10.3G样品/秒的高速A-D转换器。其采用的结构是，使1.3G样品/秒工作的10位管线A-D转换器在8信道交替工作。管线A-D转换器的转换台采用开环型结构以提高速度，并在后台进行数字校准。其耗电量为1.6W，其中约50％是消耗在数字电路上。（特约撰稿人：永田真，神户大学研究生院工学研究科）

■日文原文
【VLSI速報】超高速，低電力，65 nm世代のA-D変換器が登場

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